我們為什麼創立 Arvinsa

這是 Arvinsa 技術文章系列的第一篇。我們會用三篇短文，簡單介紹艾維莎科技在做什麼：這篇談我們為什麼創立這間公司，第二篇談平台的架構，第三篇談平台目前加速的四個設計環節。

瓶頸不在工具，而在迭代

過去十年，晶片的複雜度大幅上升。一顆 SoC 動輒整合數十個 IP、多個處理器核心、多組高速介面與電源域。EDA 工具也一直在變快。

但一個晶片專案從規格到 tape-out，仍然要以年來計算。

原因是設計流程裡的每一次迭代，幾乎都要靠工程師手動銜接：讀規格、寫模型、寫測試、跑模擬、看 log，再回頭修改。工具本身很快，但工具與工具之間的工作，大多還是人在做。

另一個問題是，影響最大的決策往往最早做出。架構在專案初期就要定案，那時手上的數據最少。問題越晚被發現，代價越高：在驗證階段發現，要花數週修正；在 tape-out 之後才發現，就是一次 re-spin。

這兩年，語言模型已經能讀懂規格書、寫出可用的程式碼、整理大量的 log。這些剛好就是填滿 EDA 工具之間空隙的工作。

軟體開發已經先經歷了這個轉變。晶片設計是下一個，只是門檻更高：軟體出錯可以發布更新，矽晶片出錯卻無法修補。

所以我們關心的問題不是「AI 能不能寫 RTL」，而是「怎麼讓 AI 的產出可信到足以進入 tape-out 流程」。艾維莎科技就是為了回答這個問題而創立的。

這些原則決定了我們怎麼設計平台：

把決策往前移（shift-left）。 在寫第一行 RTL 之前，就先量化架構的取捨；在 bring-up 之前，就先規劃好驗證。越早有數據，越少重工。
一份規格，一個真實來源。 效能模型、驗證環境與 RTL 都從同一份規格產生。它們彼此一致，不是靠人工對齊，而是從源頭就一致。
AI 做苦工，工程師做決定。 AI 負責產生、比對與整理，工程師負責審查與判斷。每一個 AI 產出都要能被檢查，也要能追溯回規格。
融入既有流程。 我們不要求客戶替換 EDA 工具，而是和現有的工具鏈與腳本一起運作。
資料留在客戶內部。 設計資料是半導體公司最核心的資產，所以私有部署是預設，不是選配。

基於這些原則，我們打造了 Arvinsa Chip AI Platform。它嵌入晶片設計流程，目前聚焦在架構探索、SoC 整合、設計驗證（DV）與 middle-end 四個環節。

我們的口號是 Explore · Decide · Deliver：探索更多方案，更快做出決定，更穩地交付。

下一篇，我們會說明這個平台的架構。

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